`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    21:55:33 11/07/2008 
// Design Name: 
// Module Name:    MemReg 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module MemReg(
    input [15:0] memData,
	 input clk,
    output reg [15:0] writeData
    );
always@(posedge clk)
writeData <= memData;

endmodule
